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多くの適用のために、次世代ICの包装は全面的なパッケージのサイズを減らしている間ケイ素のスケーリング、機能密度および異質統合を達成する最もよい道である。異質および同質な統合の提供高められた装置機能性、より速いタイムに市場およびケイ素の収穫の弾性への道。

多数の統合技術のプラットホームはそれ、サイズ費用を可能にするために、性能および多数の市場の必要性を、モバイル・コンピューティング、5G自動車、人工知能（AI）、増加された現実（AR）およびバーチャル リアリティ（VR）、医学および宇宙航空高速・大容量の演算（HPC）、IoTのような満たす力の最適化現れた。

但し、これらのパッケージは従来のパッケージ・デザインの用具および方法のための独特な挑戦を示す。設計チームは全体のシステムちょうど個々の要素ではなくを確認し、最大限に活用するために協力しなければならない。従来のICの包装の基質の設計は小規模積層物に普通非常に類似しているおよび/または集結はPCBを基づかせていた。それは頻繁に従来のPCBの製作者によって製造された、通常変更されたPCB用具によって設計されている。

それに対して、今日の高度のパッケージは製造技術、シリコン・ファウンドリー プロセスと共通してますます多くがある使用し、設計および証明のレベルのために新しいアプローチをまったく要求する材料をおよびプロセスを。

設計チームが克服しなければならない最初の挑戦の1つは基質受動および分離した装置が活発である場合もある正確な集合であり。これらの基質および装置は複数のソースおよび製造者から来、多分、多数および頻繁に異なったフォーマットで利用できる。

広範囲の証明の流れが必須1ことアセンブリ レベルの物理的な証明のための記述、またより詳細な、システム レベルの電気、圧力およびtestabilityの証明であることは多数のデータ・ソースおよびフォーマットを与えられて、明確である。また市場のスケジュールおよび性能の期待がかなえることができることを保障するために速い、正確渡す、および自動化された流れは必要とされるデザイン・ツール。理想的には、これらの流れは3Dデジタル モデルのまわりで、か全体の異質パッケージ アセンブリのデジタル双生児を造られる、単一の統合されたプロセス提供する。

組み込み、支えるこれらの次世代ICのパッケージは次世代の設計および証明の解決を必要とする:

デジタル プロトタイピング
複数の範囲の統合
スケーラビリティおよび範囲
精密製造のハンドオフ
金サインオフ

事実上プロトタイプのためのデジタル双生児

デジタル双生児を造って、2.5D/3D異質アセンブリの事実上モデルは多数装置および基質から成り立つ完全なシステムの広範囲の表示を提供する。デジタル双生児は基質レベルの設計規則にはじまって（DRC）点検し、レイアウトに対設計図（LVS）、レイアウト対レイアウト（LVL）、寄生抽出、圧力および熱分析および、最終的に、テスト拡大している異質アセンブリの自動化された検査を可能にする。

図1は本当3Dデジタル対の事実上プロトタイプ全体の装置の青写真である。源:顧問のグラフィック

モデル構築は証明および分析を運転すること適した凝集のシステム表現に異なった源からのそして異なったフォーマットのデータを集める機能を要求する。理想的には、これはLEF/DEF、AIF、GDS、またはCSV/TXTファイルのような業界標準のフォーマットを使用してされる。機能性はまた擬似部品をinstantiateで自動的に装置および基質インターフェイスを確認する方法であるべきである。これは複数のデザイナー非同期設計および証明を可能にする。それは、それから、全部品が完了し、統合されるとき総合システムの成功を保障する。

デジタル対のアプローチの第一次利点の1つは設計階層の完全で物理的な、電気証明をあらゆるレベルで運転するのに金参照として役立つことである。それは多数、静的な展開表を使用してVerilogのフォーマットの完全な、システム レベルのnetlistとそれらを取り替えるピンおよび結合性情報を表すために除去する。

元のデータの保存そして再使用は、装置のVerilogの記述のような、キーである。最も大きい危険は翻訳か転換が起こるととか展開表来る設計図のような。これがされれば、「デジタル糸」はすぐに結合性の間違いの流星花火のための壊れ、危険である。

複数の範囲の統合

デジタル対の方法はまた複数の範囲および交差範囲の統合を可能にする。より速い販売するためにより複雑な高度ICのパッケージを持って来ることは電気、熱の関連付けられた面を含む機械パッケージ熱拡散機およびPCBの土台ハードウェアに電子基質の設計証明からの高統合された設計を、テスト、信頼性および、当然、manufacturability要求し。設計するべきシステム レベルのアプローチなしおよび証明、高価なrespinsを経験するエンジニアの危険またはより悪い。

電気および機械情報の同時性はパッケージがエンクロージャか全体のシステムの内に置かれるとき物理的な違反が起こらないことの保障に必要である。設計の間のデータの増加交換はECAD-MCADの両立性の保障に基本的で、最初パスの成功を高めた。それはまたより強い設計の作成を援助し生産性を高めている間およびより速い製品化までの時間を達成する。

ICのパッケージ デザイナーおよび注文熱拡散機デザイナーが両方視覚化し、探検でき統合を最大限に活用することは交差範囲の中断を最小にする非同期プロセスとして理想的に非常に重要、である。

図2はデジタル対の方法複数の範囲および交差範囲の統合を可能にする。源:顧問のグラフィック

パッケージ・デザインと機械/熱設計間の同時性はまた最初の時間右の成功へ重要な挑戦である。異質複数の基質のパッケージは最も大きい熱、そのようなパッケージで典型的な特に非線形発生させた熱の熱消滅であることの1の多数の破片パッケージ相互作用を、表わす。

熱管理への典型的なアプローチは熱伝達および消滅のために熱拡散機を使用する。しかし熱拡散機は設計だけある。有効、有効である熱拡散機のためにとしてパッケージと共に、ない考え直し設計され、模倣されなければならない。3Dの全体のパッケージを設計することは重要な設計妥協なしで効果がある熱伝達の認識を保障する。

図3はこれデジタル対主導の統合された熱拡散機の設計である。源:顧問のグラフィック

2.5Dおよび3Dは両方土台および隆起誘発の圧力の間に積み重ね基質のそりのようないろいろ無意識の物理的な圧力を、作成できる。デザイナーは装置性能のそのような破片パッケージの相互作用そして影響によって引き起こされる圧力のためのレイアウトを分析必要がある。パッケージが実施の完了に近づけば、熱モデルを包む正確な3Dは詳しいPCBおよび全システム熱分析の包含のために輸出することができる。これはシステム エンクロージャの最終的な調整を可能にし、最大限に活用されるべき自然なおよび/または強制冷却を可能にする。

高度ICのパッケージは信号の保全性エンジニアおよび彼らのデザイン・ツールのための多くの新しい挑戦を持って来る。ダイスは基質に直接取付けられる、従ってオン ダイスの再分配の層の旅程のカップリングへの基質の旅程のための潜在性は可能である。パッケージはもはや金属の層間の容易に模倣された簡単なviasの簡単な平面の層状構造ではない。その代り、非常に異なった材料および特性の多数の基質がある場合もある。分析はいくつかの信号および力完全性関連の項目のために首尾よく使用することができる。

さらに、模倣するために挑戦的のいくつかの項目がある。これらは電磁妨害雑音（EMI）の部門に一般に分類される。これらのリターン道作成されたEMI問題が分析され、模倣することができる間、普通そうすることは生産的ではない。例えば、平面の割れ目を交差させる跡の場合にはシミュレーションの組み立ておよびランタイムはかなりであり、すべてのエンジニアはそのような状態が悪い避けるべきである学ぶこと。

これらの問題は設計の間にソフトウェア自動化された、幾何学ベースの点検および点検によって最もよく識別される。これらは普通セットアップすることができ、問題区域の分に実行されてはっきり治療用の設計行為のために強調した。そのような「転位左」のアプローチは問題が証明のサイン・オフ ステップのEMIの分析をもっとする初めに作成されることを防ぐ。

2.5Dおよび3D異質設計は前部および裏側を接続するダイスか基質まで続く長くviasであるケイ素のvias （TSVs）によって普通使用する。これらのTSVsは死ぬ積み重なり、直接相互に連結される基質割り当て。但し、自身の重要な電気特徴に加えて、TSVsはまた装置の電気行動に対する間接効果をもたらし、近辺で相互に連結する。

正確に2.5D/3D異質システムを模倣することを、デザイナーは行動のシミュレーターに与えることができる、これらの2.5D/3D要素の物理構造から精密な電気変数を得る用具が必要とする。完全なパッケージ アセンブリの3Dデジタル対モデルを利用して、デザイナーは正確にこれらの2.5Dおよび3Dモデルのparasiticsを得ることができる。要素が、適切な方法およびプロセスを使用して正しく得られたら、システム レベルの結合モデルに組み立てることができ、性能および適切な議定書の承諾を分析するために模倣した。

スケーラビリティおよび範囲

異質実装技術は設計するために、製造するためにより複雑で、すべて一流の半導体の会社そして彼らの出血端の設計に集まり、可能性としては供給を限る。幸いにも、設計およびサプライ チェーンの生態系はすべてのデザイナーおよび会社ちょうどの範囲の内のそれらを置くそのような技術の民主化を可能にすることの強力な役割を担うことができるシリコン・ファウンドリーの世界がいたるところにあるようになったプロセス設計のキット（PDKs）としたように。

自動化されたICの証明は鋳物場によって作成され、家を設計するためにPDKで提供される運転された意図的に規則である。EDA用具の製造者はこれらの規則に対して保障するために彼らのツール・セットを修飾する証明用具が証明された、反復可能な、サイン・オフ質の結果作り出すことを。パッケージ アセンブリ設計キット（PADK）の目的はプロセスを渡る一貫性を保障する標準化された規則を使用してのそれに類似しているPDK促進するmanufacturabilityおよび性能を。

明らかに、PADKは物理的な証明および抽出のサイン・オフ解決を両方含まなければなりまた熱に演説するおよび/またはサイン・オフ解決に重点を置くべきである。これらのプロセスすべてはアセンブリを作成するのに使用される特定のデザイン・ツールまたはプロセスの独立者べきである。さらに、完全なPADKは流れが多数のフォーマットを支えなければならないことを意味するICおよび包装の範囲両方を渡って働かなければならない。最後に、これらの確認プロセスすべてはパッケージassembly/OSATの会社によって認可されなければならない。

高度ICのパッケージのスケールそして複雑さはデザイナーおよび頻繁に延長される設計スケジュールに即時圧力を置く。これの管理への出現の普及したアプローチは多数デザイナーがローカルかグローバル・ネットワークを渡る同じ設計に同時に取り組む、でしたりけれども煩わしい組み立てまたはプロセス管理に耐えないですべての設計アクティビティを視覚化する機能を保つ並行チーム設計。

図4マルチユーザーの並行設計は設計周期を縮め、資源を最大限に活用することができる。源:顧問のグラフィック

キースFELTONから。