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技術は比較的狭い専門分野から有名になることができる。歴史的理由があり、有名な会社の昇進からまた分離不可能である。公衆に一口を持って来る、高度の包装は広まった世間の注目を引き付けることができるのはAppleであり。TSMC （TSMC）ので。
Appleは私のIつが使用が技術をすするのを見る一口は広くそれ以来知られてしまったと言い;TSMCは言い先端技術に加えて、私がまた高度の包装で従事したいと思う高度の包装は述べられと同じ重要な状態を先端技術として持っているとして企業によって。
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近年、高度の実装技術は現れ続け新しい言葉はまた次々に現れ、人々に小さい眩ますことを作る。現在、リストすることができる少なくともたくさんの高度の包関連の名前がある。
例えば:WLP （ウエファーのレベルのパッケージ）、FIWLP （ファン・イン ウエファーのレベルのパッケージ）、FOWLP （ファン・アウト ウエファーのレベルのパッケージ）、eWLB （ウエファーのレベルのBallGridの配列を埋め込んだ）、CSP （破片のスケールのパッケージ）、WLCSP （ウエファーのレベルの破片）のスケールのパッケージ）、牛（ウエファーの破片）、ワウ（ウエファーのウエファー）、FOPLP （ファン・アウト パネルのレベルのパッケージ）、情報（統合されたファン・アウト）、CoWoS （破片ウエファー基質）、HBM （高い帯域幅の記憶）、HMC （雑種のMemoryCube）、広IO （広い入出力）、EMIB （複数のダイスのInterconect埋め込まれた橋）、共同EMIB Foveros ODI （全方向性の結合）、3DIC、SoIC、X立方体…等は…これらすべて高度の実装技術である。
これらを区別し理解する方法眩ます高度の実装技術か。これはこの記事が読者に告げることである。
まず、区別を促進するために、私達は2つの部門に高度の包装を分ける:①信号の延長および相互連結のためのRDLによってX-Y平らな延長に、主に基づく高度の実装技術;TSVによってZ軸延長に、主に基づく②の高度の実装技術は信号の延長および相互連結を行う。

X-Y平らな延長に基づく高度の実装技術
ここのX-Y平面はウエファーまたは破片のX-Y平面を示す。このタイプのパッケージの顕著な特徴はTSVがケイ素を通ってを経てないことである。信号延長方法か技術はRDLの層主に実現される。通常基質がないし、RDLの配線は破片のケイ素 ボディに付すか、または形成に付す。最終的なパッケージ プロダクトに基質がないので、このタイプのパッケージは比較的薄く、スマートな電話で現在広く利用されている。

1. FOWLP

FOWLP （ファン・アウト ウエファーの水平なパッケージ）は一種のWLP （ウエファーの水平なパッケージ）、従って私達WLPのウエファーのレベルのパッケージを最初に理解する必要があるである。
WLPの技術の出現の前に、従来の包装プロセス ステップはダイスをさいの目に切り、スライスした後主に遂行された。ウエファーはさまざまな形態に第一にさいの目に切られ、次に包まれた。

WLPはおよそ2000年出て来た。2つのタイプがある:ファン・イン（ファン・イン）およびファン・アウト（ファン・アウト）。WLPのウエファーの水平な包装は従来の包装と異なっている。包装プロセスでは、プロセスのほとんどは正しい。ウエファーは作動する、すなわち、全面的な包装は（包装）ウエファーおよびさいの目に切ることで包装が完了した後行われる行われる。
さいの目に切ることが包装の後で完了する行われるので、包まれた破片のサイズは裸の破片のそれとほとんど同じである、従ってそれはまたCSP （破片のスケールのパッケージ）またはWLCSP （ウエファーの包む水平な破片のスケール）と呼ばれる。このタイプのパッケージは消費者製品に合致する。軽く、小さく、短く薄い、寄生キャパシタンスおよびインダクタンスである電子プロダクトの市場の傾向は比較的小さく、それらに安価およびよい熱放散の利点がある。
始めに、WLPは大抵小さい区域および少数のピンが付いている破片で主に使用されるかFan-in WLP FIWLP呼ぶことができるファン・イン タイプを採用する。

ICの技術の改善を使うと、破片区域の収縮および破片区域は十分なピンを収容できない。従って、ファン・アウトWLPパッケージの形態、関係をする破片区域の外のRDLの完全な使用を実現する別名FOWLPは、得られる。より多くのピンを得なさい。

RDLおよび隆起は裸の破片の周囲に導かれるべきであるのでFOWLP、バッチ プロセスによってウエファー プロセスに、そしてこの基礎で裸の破片のウエファーを最初にさいの目に切ることに必要、次に再構成し、独立した裸の破片を、で最終的なパッケージを形作るために配線の相互連結を金属で処理する。FOWLP包装プロセスは次図で示されている。

FOWLPは多くの会社によって支えられ、異なった会社に異なった示す方法がある。次の図は主要な会社が提供するFOWLPを示す。

それはファン・インまたはファン・アウトであるかどうか、WLPのウエファー レベルの包装およびPCB間の関係はフリップ破片の形にあり、破片の活動的な側面はまたより高い速度およびより少なく寄生効果を保証する最も短い電気道を達成できるプリント基板に直面する。一方では、包むバッチの使用が原因で全体のウエファーは突然包むことができコスト低減はウエファー レベルの包装のためのもう一つの原動力である。
2.情報
情報（統合されたファン・アウト）は2017年にTSMCによって開発される高度FOWLPの実装技術である。それはFOWLPはファン・アウト包装プロセス自体に焦点を合わせるが多数の破片のファン・アウト プロセスの統合として理解することができるFOWLPプロセスの統合である。
情報は無線周波数および無線破片の包み、プロセッサの包み、そしてベースバンドの破片に加えることができるそしてグラフィックスプロセッサおよびネットワークの破片の包装与えた多数の破片の統合のためのスペースを。図は下のFIWLP、FOWLPおよび情報の比較の図表である。

AppleのiPhoneプロセッサは初期のサムスンによって常に作り出されたが、TSMCはAppleのA11から始まり、iPhoneプロセッサの2匹の生成のための発注を次々に取った。電池のための厚さ、自由な貴重なスペースまたは他の部品を接続しなさい、減らしなさい。
Appleは情報をiPhone 7から包ませ始めそれを将来使用し続ける。iPhone 8の携帯電話の他のブランドを含むiPhone Xは、また将来この技術を使用し始める。AppleおよびTSMCの付加は市場が次第にFOWLP （情報）の実装技術を受け入れ、一般に適用することを可能にするFOWLPの技術の適用状態を変えた。
3. FOPLP
FOPLP （ファン・アウト パネルの水平なパッケージ）のパネルのレベルのパッケージはFOWLPの考えおよび技術、使用でより大きいパネル引くが、従って300のmmのシリコンの薄片の破片のサイズ数倍のである包まれたプロダクトを作り出すことができる。
FOPLPの技術はFOWLPの技術の延長である。ファン・アウト プロセスはより大きい正方形のキャリア板で行われる、従ってそれはFOPLPの実装技術と呼ばれる。そのパネルのキャリア板は液晶のパネルのためのPCBのキャリア板またはガラス キャリア板のどれである場合もある。
現在、FOPLPは24×18インチのようなPCBのキャリアを（610×457mm）使用し、区域は300のmmのシリコンの薄片の約4回である。従って、それは測定することができる単一プロセスと単にみなすことができる。300のmmのシリコンの薄片のサイズ4倍のである高度の包装プロダクトを作り出しなさい。
FOWLPプロセスのように、FOPLPの技術は一度だけの包装プロセスとみなすことができる従っておよび材料生産費を非常に削減できる前および後カプセル封入 プロセスを統合できる。図は下のFOWLPとFOPLP間の比較を示す。

FOPLPはRDLの生産のためにPCBの生産技術を使用する。その線幅および行送り10umより現在大きい。SMT装置が破片および受動の部品を取付けるのに使用されている。パネル区域はウエファー区域より大いに大きいので、一度包むより多くのプロダクトを使用することができる。FOWLPと比較されて、FOPLPにより大きい費用の利点がある。現在、サムソング・エレクトロニックスを含む主要で全体的な包装会社およびASEはFOPLPの加工技術に積極的に投資している。
4. EMIB
埋め込まれた複数のダイスの結合橋のEMIB （埋め込まれた複数のダイスの結合橋）の高度の実装技術はIntelによって提案され、積極的に適用される。上で記述されている3個の高度のパッケージとは違ってEMIBは従ってEMIBがまたX-Y平らな延長に基づいて高度の実装技術にないTSVを分けられるするので、基質のタイプ パッケージである。
EMIBの概念はケイ素を通ってローカル高密度相互連結であるケイ素 インターポーザーに基づいて2.5Dパッケージに類似している。TSVがないので従来の2.5パッケージと比較されて、EMIBの技術に正常なパッケージの収穫、付加的なプロセスおよびシンプルな設計の利点がない。
従来のSoCの破片、CPU、GPU、記憶コントローラーおよびIOのコントローラーは1つのプロセスを使用してしか製造することができない。EMIBの技術を使用して、CPUにおよびGPUに高いプロセス条件があり、10nmプロセス、IOの単位を使用できるコミュニケーション単位は14nmプロセスを使用できる記憶部品は22nmプロセスを使用できEMIBは1つに実装技術を3つのプロセスを統合できるプロセッサ進めた。図は下のEMIBの図式的な図表である。

ケイ素 インターポーザー（インターポーザー）によって比較されて、EMIBのシリコン チップ区域はより小さく、より適用範囲が広くより経済的である。EMIBの実装技術は必要性に従ってパッケージCPU、IO、GPUおよびFPGA、AIおよび他の破片一緒にでき、適用範囲が広いビジネスの必要性に合わせる単一の破片に10nm、14nm、22nm、等のような異なったプロセスの破片を一緒に包むことができる。

EMIB方法によって、KBL-GのプラットホームはIntelの中心プロセッサおよびAMD Radeon RX Vega M GPUsを統合し、同時にAMD GPUsのIntelプロセッサそして優秀なグラフィックの機能の強力なコンピューティング電力、また優秀な熱放散の経験がある。この破片は歴史を作成し、新しいレベルにプロダクト経験を持って来た。

Z軸延長に基づく高度の実装技術
Z軸延長に基づく高度の実装技術はTSVによって信号の延長および相互連結のため主にである。TSVは2.5D TSVおよび3D TSVに分けることができる。TSVの技術によって、多数の破片は縦に積み重なり、相互に連結することができる。
3D TSVの技術では、破片は互いに非常に近い、従って遅れはより少なくある。さらに、相互連結の長さの短縮は関連の寄生効果を減らし、性能の改善におよびより大きいコスト低減のある程度翻訳するより高い頻度で装置操業をすることができる。
TSVの技術は三次元の主要な技術であり、半導体の統合された製造業者、集積回路の製造業の鋳物場、包装の鋳物場、新興技術の開発者、大学および研究所を含んで包む、技術の同盟および他の研究所はTSVプロセスの多くの面を遂行した。研究開発。
さらに、読者はZ軸延長に基づく高度の実装技術が信号の延長および相互連結のために主にTSVを使用するがことに、RDLであるまた不可欠注意する必要がある。例えば、上部および下の破片のTSVsが一直線に並べることができなければ彼らは行うローカル相互連結をRDLを渡す必要がある。
5. CoWoS
CoWoS （破片ウエファー基質）はTSMCによって進水する2.5D実装技術である。CoWoSはケイ素 インターポーザー（インターポーザー）の破片を包むことで相互連結のためにケイ素 インターポーザーの高密度配線を使用する。接続し、次に次図に示すようにパッケージの基質にそれを、取付けなさい。

CoWoSおよび前述情報は両方TSMCから来る。CoWoSにケイ素 インターポーザーがあるが、情報はない。CoWoSは上限の市場目指し、関係およびパッケージのサイズの数は比較的大きい。情報は小さいパッケージのサイズおよび少数の関係が付いている費用効果が大きい市場を、目標とする。
TSMCは2012年にCoWoSの大量生産を始めた。この技術によって、多数の破片は一緒に包まれ、ケイ素 インターポーザー高密度相互連結によって、小型パッケージのサイズ、高性能、低い電力の消費および少数のピンの効果を達成した。
CoWoSの技術は広く利用されている。CoWoSの技術を使用するためにKeをJieすべて敗北させたAlphaGoの後ろのNvidiaのGP100およびGoogleの破片TPU2.0。人工知能AIはCoWoSの貢献の後ろにまたある。現在、CoWoSはNVIDIA、AMD、Google、XilinXおよび華為技術HiSiliconのような上限のチップ製造業者によって支えられた。
6. HBM
HBM （高い帯域幅の記憶）の上限のグラフィックス・カードの市場のための高い帯域幅の記憶、主に。HBMの使用3D TSVおよび2.5D TSVの技術は3D TSVによって多数のメモリー チップを一緒に積み重ねるおよびキャリア板のスタックド・メモリの破片そしてGPUsを相互に連結するのに2.5D TSVの技術を使用する。図は下のHBMの技術の図式的な図表を示す。

HBMに現在3つの版、即ちHBM、HBM2そして128のGBps/積み重ね、256のGBps/積み重ねおよびそれぞれ307のGBps/積み重ねの帯域幅のHBM2Eが、ある。最も最近のHBM3は開発中まだある。
AMD、NVIDIAおよびHynixの主要なHBMは512までのGBpsのビデオ メモリの帯域幅の旗艦のグラフィックス・カードで標準、AMD最初にHBMの標準を、使用し、ビデオ メモリの帯域幅の1TBpsを達成するためにNVIDIAはHBMの標準を使用して、密接に続いた。DDR5と比較されて、HBMの性能は3回以上までに改善されるが、パワー消費量は50%減る。
7. HMC
HMC （雑種の記憶立方体）の雑種の貯蔵の立方体はミクロン、標準主に、標的市場である多重プロセッサ建築のための上限サーバー市場、特に促進される。HMCはすばらしい記憶帯域幅を達成するのに積み重ねられたDRAMチップを使用する。さらに、HMCは3D TSVの統合技術によってドラムの積み重ねのパッケージに記憶コントローラー（記憶コントローラー）を統合する。次の図はHMCの技術の図式的な図表を示す。

HBMおよびHMCを比較して、それは2つが非常に類似していること見ることができる。DRAMチップを積み重ね、3D TSVによって相互に連結すれば、それらの下に論理制御の破片がある。2間の相違はHBMがインターポーザーおよびGPUによって相互に連結されることであり、HMCは中間に基質で直接取付けられているが、インターポーザーおよび2.5D TSVに欠けている。
HMCの積み重ねでは、3D TSVの直径は5-6umについてあり、数は2000+を超過する。DRAMチップは通常50umに薄くなり、破片は20um MicroBumpによって接続される。
以前、記憶コントローラーは上限サーバーのプロセッサで多数の記憶モジュールが使用される必要があるとき、そう、記憶コントローラーの設計である非常に複雑造られた。記憶コントローラーが記憶モジュールに統合されるので、記憶コントローラーの設計は非常に簡単である。さらに、HMCはプロセッサおよび記憶が遠くにある状態のために適している高速インターフェイスを実行するのに高速シリアル・インタフェース（SerDes）を使用する。
8.広IO
広IO （広い入出力）広帯域入出力技術はサムスンによって主に促進される。それは第二世代に達した。それは512bitまでの記憶インターフェイス幅を達成できる。記憶インターフェイスの動作周波数は1GHzまで達し総記憶帯域幅は68GBpsに達することができる。それは二度DDR4インターフェイスの帯域幅である（34GBps）。
広IOは論理チップのメモリー チップの積み重ねによって実現され、メモリー チップは次図に示すように3D TSVによって論理チップおよび基質に、接続される。

広IOに両方のsmartphones、タブレットおよび手持ち型のゲーム コンソールのようなモバイル機器の必要性を満たす速度、容量および力の特徴と移動式貯蔵の作成を助けることができるTSVの建築の縦積み重ねのパッケージの利点がある。その主要な標的市場は低い電力の消費を要求するモバイル機器である。
9. Foveros
高度の包装が、Intelまた先に記述したEMIBに加えてFoverosの活動的な機内技術をもたらした。Intelの技術的な紹介では、Foverosは積み重ね、三次元さしせまった異質統合の破片の積み重ね異質統合のための3D破片の向かい合って呼ばれる。
EMIBとFoverosの違いは後者は3Dによって積み重ねられる実装技術であるが前が第2実装技術であることである。包む第2 EMIBと比較されてFoverosはハイ メモリの帯域幅の条件の小型プロダクトかプロダクトのためにより適している。実際、EMIBにおよびFoverosに破片性能および機能で少し相違がある。異なった指定および機能の破片は両方とも異なった役割を担うために統合される。但し、容積およびパワー消費量の点では、Foveros 3Dの積み重ねの利点は現れた。ビットごとのFoverosによって送信されるデータの力は非常に低い。Foverosの技術は隆起ピッチの減少、密度の増加および技術を積み重ねる破片を取扱わなければならない。
次の図はFoveros 3Dの実装技術の図式的な図表を示す。

最初のFoveros 3Dは設計マザーボード破片LakeFieldを積み重ねた、10nm ice湖プロセッサそして22nm中心を、完全なPC機能と統合するが、サイズは少数のセントだけである。
Foverosは高度3D実装技術であるが、EMIBの代理ではない。Intelはそれに続く製造業の2つを結合する。
10.共同EMIB （Foveros + EMIB）
共同EMIB EMIBおよびFoverosの複合体はである。EMIBはFoverosは縦の積み重ねであるが、異なった中心の破片が高い建物のような困惑のようにちょうど一緒に接続されるように、横の関係に主に責任がある。各床は一階の体育館、二階のオフィス ビル、および第3床のアパートのような完全な異なった設計が、あることができる。
EMIBおよびFoverosを結合する実装技術は破片が水平に接続され続けるようにするより適用範囲が広い破片の製造方法である共同EMIBと呼ばれる、積み重なっている間。従って、この技術はEMIBによって大型破片システムを作成するために多数3D Foverosの破片を一緒に接続できる。図は下の共同EMIB技術の図式的な図表である。

共同EMIB実装技術は単一の破片のそれと対等な性能を提供できる。この技術の達成へのキーはODI （全方向性の結合）の全方向性の相互連結の技術である。ODIに2つのタイプがある。異なった床の接続のエレベーターのタイプに加えて、異なった破片の組合せは非常に高い柔軟性があることができるようにまた床間の異なった三次元構造、また中間膜を接続する上空飛行がある。ODIの実装技術は破片が水平にそして縦に相互に連結されるようにする。

共同EMIB新しいの3D +木の山に平らな困惑から以前考えるチップ デザインを変形させる第2包装方法使用する。従って、量子計算のような革命的な新しい計算の建築に加えて、CO-EMIBは既存の計算の建築および生態学の最良の方法を維持し、続けると言うことができる。
11. SoIC

SoIC、別名TSMCSoICは、TSMCシステム統合され破片によって提案される新技術である。TSMCのSoICの技術が2021年に大量生産されることが期待される。
SoICは何丁度であるか。いわゆるSoICは10ナノメーターの下でプロセスのためのウエファー レベルの統合を行うことができる技術を積み重ねる革新的な複数の破片である。この技術の顕著な特徴は非隆起の結合の構造である、従ってより高い統合密度およびよりよい連続した性能がある。
SoICは2つの技術的な形態を含んでいる:牛（破片ウエファー）およびワウ（ウエファー ウエファー）。TSMCの記述から、SoICはワウのウエファーにウエファーの直接結束であるまたは牛破片にウエファーの結合の技術は前陣3D技術に前述情報3D技術を後部処理するためにCoWoSが属する間、（FE 3D）属し、（3Dであるため）。TSMCおよびSiemens EDA （顧問）はSoICの技術で協力し、関連の設計および証明用具を進水させた。
図は下の3D ICおよびSoICの統合の比較である。

具体的には、SoICの製造工程および3D ICは幾分類似している。SoICのキーは隆起なしで接続点の構造を実現することでありTSVの密度は非常に小さいTSVによって直接実現することができる従来の3D ICのそれより高い。破片の層間の相互連結。上記の図は3D ICおよびSoIC間のTSV密度そして隆起のサイズの比較を示す。それはSoICのTSV密度が3D ICのそれより大いに高いこと見ることができる。同時に、破片間の相互連結はまた非隆起の直接接着の技術を採用する。破片ピッチはより小さく、統合密度はより高い。従って、プロダクトは従来の物よりまたよい。3D ICにより高い機能密度がある。
12。X立方体
X立方体（延長立方体）はより小さいスペースのより多くの記憶を収容し、単位間の信号の間隔を短くすることができるサムスンが発表する3D統合された技術である。
X立方体は高性能そして帯域幅を、5G、人工知能、身につけられるまたはモバイル機器のような要求する、および適用使用される高いコンピューティング電力を要求するプロセスで。X立方体はより小さいスペースのより多くの記憶を収容できる論理の単位の上にSRAMを積み重ねるのにTSVの技術を使用する。
それは、多数の破片の前の第2平行包装とは違って包まれるように、X立方体の  3Dのパッケージが多数の破片が積み重なり、する終了する破片の構造をより密集したようにするX立方体の技術の表示図表から見ることができる。伝送速度を高めている間パワー消費量を減らすTSVの技術が破片を接続するのに使用されている。技術は最先端の5G、AI、AR、HPCの移動式破片、VRおよび他の分野に適用される。

X立方体の技術は破片間の信号の伝送距離、増加のデータ伝送の速度を非常に短くし、パワー消費量を減らし、そして顧客の必要性に従って記憶帯域幅および密度をカスタマイズできる。現在、X立方体の技術は既に7nmおよび5nmプロセスを支えることができる。サムスンは高性能破片の新しい世代のこの技術を配置するために全体的な半導体の会社に協力し続ける。
結論は実装技術を進めた
この記事では、私達はほとんどの主流が実装技術を今日進めた12を記述する。次のテーブルはこれらの主流の高度の実装技術の横の比較である。

比較から、私達は高度の包装の出現そして急速な開発が過去の10年に主にあることを見ることができる。その統合技術は主に第2を、2.5D、3D、3D+2D、3D+2.5D含み、機能密度はまた低い。、中型、高く、および非常に高い。アプリケーション領域は5G、AI、身につけられる装置、モバイル機器、高性能サーバー、高速・大容量の演算、高性能グラフィックおよび他の分野を含んでいる。主要出願の売り手はTSMC、Intel、サムスンを含み、これ、他の有名なチップ製造業者はまた高度の包装および破片の製造業の統合の傾向を反映する。

最後に、要約しよう:高度の包装の目的はにある:

機能密度を改善し、相互連結の長さを短くし、システム パフォーマンスを改善し、そして全面的なパワー消費量を減らしなさい。

高度の包装はまたEDA用具のための新しい条件を提言する。EDA用具はFIWLPを、FOWLP支えられる、2.5D TSV 3D TSVの設計、また複数の基質の設計を支える必要があるのでプロダクト持っているケイ素 インターポーザー（inteposer）を必要があり、および包装の基質（基質）は頻繁に一緒に統合され、主要なEDAの会社は設計を支えるために新しいツールを進水させ、高度の証明は調子、Siemens EDA （顧問）を、Synopsysを含んで、包んで積極的に加わっている。

次の図はSiemens EDA XPD用具の高度のパッケージ・デザインのスクリーン ショットを示す。設計は詳しく述べられ、EDA用具で正確である3DがTSVおよび2.5D TSVの設計、インターポーザー、基質、FlipChip、Microbump、BGAおよび他の要素含まれている。