HOREXSのグループ
November 13, 2020
HOREXSはICのパッケージ/テストのICアセンブリのためにPCBの中国の有名なICの基質PCBのmanfuacturerの1つ、ほとんど使用しているである。
包装の家は次世代の高度ICのパッケージを用意し、道を新しく、革新的なシステム レベルのチップ デザインの方に開く。
これらのパッケージは2.5D/3D技術、chiplets、ファン・アウトおよびウエファー スケールの包装の新版を含んでいる。ある特定のパッケージのタイプは複数の変化を含むかもしれない。例えば、売り手はウエファーおよびパネルを使用して新しいファン・アウト パッケージを開発している。1つはケイ素橋によってファン・アウトを結合している。
それは専門語および余りにも多くの選択の茄多の複雑な景色である。それにもかかわらず、ある新技術は他は実験室にまだあるが、増や。一部は技術的なおよび費用の理由による実験室から決してそれを作らない。
高度の包装は新しくない。幾年もの間、企業はずっとパッケージで複雑なダイスを組み立てている。ちょうど1つの例では、売り手はシステムの記憶帯域幅を後押しする高度のパッケージのASICそしてドラムの積み重ねを統合する。そして通常他の高度のパッケージが要すること当然の上限の、ニッチ指向の適用のために主に使用されるけれども、これらの。
、最近企業がずっとチップ デザインをより多くの主流の選択として高度の包装を見ているけれども。従来、設計を進めるために、企業はASICかシステムオンチップ（SoC）を発達させる。これのために、各ノードで異なった機能を縮め、単一に死ぬ詰める。しかしこのアプローチは各ノードでより複雑、に高くなっている。一部がこの道に続き続ける間、多数は高度の包装のような代わりを捜している。
異なっている何が売り手が成長の新しく、より可能なパッケージであることである。場合によっては、これらの高度のパッケージは安価の従来のSoCをまねる。一部は呼ぶ「これらの事実上のSoCs」。を
「長年にわたり、高められた機能性および性能のための企業の第一次道はSoCのずっと統合に基づくノード スケーリングである」Eelco BergmanをASEの販売そして事業開発の年長ディレクター言った。「今、16nm/14nmを越えて動く企業から私達は収穫および費用の理由、機能最適化の理由、またはIPの再使用ののため理由であるかどうかダイスの離解のより多くの興味を見始めている。ICの仕切りは異質統合のための必要性に燃料を供給する。但しケイ素の全く異種の部分から事実上のSoCsを作成する、SoCのレベルで起こるこの統合よりもむしろそれは実装技術および機能によって今運転されている」。
その間、IEEEの最近の電子部品および技術の会議（ECTC提供するペーパーのたくさんを高度の包装で次であるものをの）で、また他のでき事、包装の家、R & Dの組織および大学こそこそする人のピークを示した。それらは下記のものを含んでいる:
SPIL、ASEの部分はケイ素橋を使用して、ファン・アウト技術を記述した。ファン・アウトがパッケージのダイスを統合するのに使用され橋は別のものに1つからの関係を死ぬ提供する。
TSMCは3D統合技術についてのより多くの細部を表わした。1つの版は内部記憶計算の適用のための段になった3D建築の記憶そして論理を織り交ぜる。
GlobalFoundriesは新しい接着の技術を使用して包む3Dのペーパーを示した。他の鋳物場はそれで、同様に動作している。
MITおよびTSMCはウエファー スケールの包装のペーパーを示した。
通常、これらは多く従来のパッケージのタイプである。これらの多数いわゆるchipletsを可能にするため。Chipletsは包装タイプ、本質的にではない。その代り、それらは複数のタイルの建築の一部分である。chipletsによって、チップメーカーはモジュラー ダイスのメニュー、か図書館のchipletsが、あるかもしれない。顧客はchipletsを組み合わせ、ダイスにダイスの結合の機構を使用して接続できる。Chipletsは既存のパッケージのタイプか新しい建築に存在できる。
ファン出口の作成
ICの包装は半導体プロセスの重要な部分である。基本的にはチップメーカーがすてきののウエファーを処理した後、ウエファーのダイスはパッケージでさいの目に切られ、統合される。パッケージは傷つくことを防ぐ破片を内部に閉じ込める。それはまた装置からの板に電気関係を提供する。
パッケージの茄多がタイプ インする市場をあり、各自は特定の適用のために連動になる。包装の市場を区分する1つの方法はwirebond、フリップ破片、ウエファー レベルの包装（WLP）およびによケイ素のvias （TSVs）を含んでいる結合のタイプによって行う。Interconnectsもう1つに1つのダイスを接続するのに使用されている。TSVsにWLP、フリップ破片およびwirebondに先行している最も高い入力/出力の計算がある。
図1:パッケージの技術対適用。源:ASE
ある75%から今日のパッケージの80%はより古い技術であるワイヤー結合にTechSearchに従って基づいている。50年代に成長して、ワイヤーbonderは別の破片に1つの破片か小さいワイヤーを使用して基質をステッチする。ワイヤー結合は低価格の遺産のパッケージ、中央のパッケージのために使用され、記憶は積み重なることを死ぬ。
フリップ破片はいくつかのパッケージのタイプに使用するもう一つの普及した結合である。フリップ破片では、小さい銅の隆起の海はさまざまな装置を使用して破片の上に形作られる。装置は弾かれ、別に取付けられて死ぬか、または乗りなさい。隆起は電気関係を形作る銅のパッドで上陸する。
その間WLPはダイスを間、ウエファーそっくりのフォーマットで包む。WLPのパッケージの2つの主なタイプは破片スケールのパッケージ（CSP）およびファン・アウトである。CSPは時々ファン・インとして知られている。
ファン・インおよびファン・アウト パッケージは消費者の、産業および移動式適用で使用される。ファン・アウトは高度のパッケージとして考慮される。ファン・アウトの1つの例では、ドラムはパッケージの論理チップの上に積み重なる死ぬ。
「高度の包装はECTCで私達がパッケージを縮めることを可能にする広い続きの技術」言った崖McCold、提示のVeecoの研究の科学者を、である。「（ウエファー レベルの包装）ケイ素の出力を再分配するより小さい二次元の関係をすることを可能にし私達が死により大きい区域に、現代装置のためのより高い入力/出力密度、より高い帯域幅および高性能を可能にする。ウエファー レベルの包装の不利な点はワイヤー結合より高価であることである。しかし重大に、それはsmartphonesのような現代モバイル機器のために重大」。であるより小さい装置および小さいパッケージを可能にする
通常、ファン・アウト流れで、ウエファーはすてきので処理される。ウエファーの破片はエポキシ型の混合物で満ちているウエファーそっくりの構造にさいの目に切られ、置かれる。これは再構成されたウエファーと呼ばれる。
それから、石版印刷および他の装置を使用して、再分配の層（RDLs）は混合物の内で形作られる。RDLsは別のものに電気でパッケージの1部を接続する跡または銅の金属の関係のラインである。RDLsは金属の跡の幅そしてピッチを示すスペース測定される、およびラインによって。
ファン・アウトの複数の挑戦がある。流れの間に、ウエファーそっくりの構造はそりに傾向がある。それからダイスが混合物で埋め込まれるとき、動きがちで呼ばれる転位不必要な効果を死ぬもたらす。これは収穫に影響を与える。
革新にECTCで、死ぬために軽減転位できる技術のペーパーを示した。場所によ場所の拡大およびΘの補正法段階石版印刷のレチクルのチャックの位置の調節によって記述されているに。場合によっては、技術は+/- 1.65mrad拡大の間違いまで+/- 400ppm、およびΘの間違いをまで訂正できる。
他の問題がある。より良いRDLラインおよびスペースは相互連結のためのCDか層のviasを減らす。従って流れで、あるCD挑戦を示す石版印刷用具はより小さいviasを模造しなければならない。
これらの問題を扱うためには、VeecoおよびImecはviasのCDを緩め、細長いviasを作成することについてのECTCでペーパーを示した。「この設計変更ウエファーでかなり強度の配分を改善する有効なプロセス窓を増加する」はVeeco's McColdのによってのための空気のイメージが言った。
これのために、研究者は0.16から0.22の開口数（NAs）を支えるレンズと段階Veecoを使用した。システム支援の私ライン、ghラインまたはghiラインの波長。この調査のために、研究者は私ライン（365nm）および0.22 NAを使用した。
より多くのファン出口
それにもかかわらず、ファン・アウトは蒸気を得ている。Amkor、ASE、JCET、NepesおよびTSMCはファン・アウト パッケージを販売する。ファン・アウトの異なった版がある。しかしいずれの場合も、ファン・アウトは2.5D/3D技術で使用されるインターポーザーのための必要性を除去する。その結果、ファン・アウトは推定上比較的安価である。
ファン・アウトは2キャンプ標準的な密度および高密度に裂ける。携帯電話および他のプロダクトのために目標とされて、標準密度のファン・アウトはより少しにより500 I/Osを組み込む。高密度ファン・アウトに以上500 I/Osがある。
元のファン・アウト技術は埋め込まれたウエファー レベルの球格子配列（eWLB）呼ばれる。この市場が幾分静的であるが、ASE、JCETおよび他は標準密度のeWLBのパッケージを販売する。
ECTCのペーパーでは、FOMIP （ファン・アウトMediaTekの革新のパッケージ）と呼ばれる技術についての細部を示すことによってeWLBに新しい生命がJCETによっておよびMediaTekは呼吸している。基本的には、FOMIPは基質のより良いピッチのeWLBのパッケージのようである。最初のFOMIPは2018年に次世代版を開発するために仕事が進行中であるが、現われた。
技術は破片最初プロセスと言われる従来のファン・アウト流れに続く。またフリップ破片プロセスを使用して、FOMIPは60μmピッチそして1つのRDLの層から死ぬ5μmラインおよび5μmスペースとのパッド成っている。
「FOMIPの技術が高度のケイ素 ノードの大いにより良いダイスのパッドの設計に更に適用することができることが40μmピッチのような死ぬ2μm/2μm LW/LSの設計のパッド信じられる」、ECTCでMing-Che Hsieh、提示のJCETの適用エンジニアを、言った。他は仕事に貢献した。
その間、売り手は新しい高密度ファン・アウト パッケージを開発し続ける。ECTCで、例えば、ASEは雑種のファン・アウト パッケージの破片最後の版についてのより多くの細部を記述した。基質（FoCoS）のFan破片と呼ばれるこのパッケージは入力/出力の計算の8つの複雑なダイスをの収容できる <4>
ASEは従来の破片最初プロセスのFoCoSを提供する。破片最後の流れでは、RDLsは他のプロセス ステップによって、続かれて最初に開発される。破片最初は破片最後異なったappsのために実行可能、使用されて。「ファン・アウト破片最後の増加はもたらし、fine-line RDLsの製作を可能にする;従って、それは上限の適用のためにより多くの入力/出力を利用できる」ASEでR & Dの中心で働くペーパーのポール ヤンを言った。他は仕事に貢献した。
ASEはまた破片最後のファン・アウトの製造問題のいくつかをそれらに演説する方法を記述し。示されるように、ウエファーのそりは問題となり、収穫に影響を与える。場合によっては、ガラス キャリアの（CTE）厚さそして熱膨張率はそりを引き起こす問題間にある。
ウエファーのそりに洞察力を得るためには、ASEは三次元有限な要素分析の度量衡学の技術を使用した。ASEは多数のカメラを使用する無接触測定技術デジタル画像の相関関係（DIC）を使用した。DICは表面および地図の変位そして緊張を座標評価する。シミュレーションおよびDICを使用して、ASEはそりを改善するとガラス キャリアの厚さおよびCTEの最適範囲が見つけられる。
その間、ECTCで、SPIL、ASEの部分は、chipletsのためのファン・アウトによって埋め込まれた橋（FOEB）技術のペーパーを示した。複数の破片のパッケージのために使用されて、FOEBは2.5Dより比較的安価である。「FOEB ECTCで異質ダイス、およびHBMsのような、同種の統合された装置を統合できる統合されたchipletのパッケージ」は言ったC. Keyチョン、提示のSPILからの研究者を、である。
橋はパッケージの別のものに1つを死ぬ接続するケイ素の小さい部分である。ここの最も著しい例はケイ素橋技術を呼んだ埋め込まれた複数のダイスの結合橋（EMIB）を開発したIntelである。
ダイスにダイスの関係であるEMIBとは違ってダイスを接続するために、SPILの橋はRDLの層で埋め込まれる。それにもかかわらず、橋はインターポーザーを使用して2.5Dパッケージへの代わりとして置かれる。
SPILはFEOBのためのテスト車を発達させた。車はASICを死ぬ4つの高い帯域幅の記憶（HBM）ダイス統合し。ASICは各側面の2 HBMsのパッケージの真中にある。
4つの橋はRDLの層で埋め込まれる。合計では、3つのRDLの層がある。2つは1つは信号の層のための2μm/2μmであるが、力および地面のための10μm/10μmである。「このchipletのパッケージはダイス間の単一短い範囲の関係の近くで可能になる。FOEBは多数RDLの層があることができ、相互連結のための大いに微妙な一線/スペースを備えているケイ素橋」とチョンは言った。
ファン・アウトは他の方向で動いている。ECTCのペーパーでは、Amkorは破片にウエファーの結合の新しいRDL最初ファン・アウト プロセスを記述した。それから、別のペーパーで、A*STARは5Gのためのファン・アウト アンテナ パッケージを記述した。
2.5Dから3Dへ移ること
上限で、企業は伝統的に2.5Dを使用する。2.5Dでは、ダイスはTSVsを織込んでいるインターポーザーの上に積み重なる。インターポーザーは破片とより多くのI/Osおよび帯域幅を提供する板間の橋として機能する。
1つの例では、売り手はHBMのFPGAかASICを組み込むことができる。HBMでは、ドラムのダイスは互いの上に積み重なる。例えば、サムスンで最も最近のHBM2Eの技術は互いで8つの10nmクラスの16ギガビットのドラムを死ぬ積み重ねる。ダイスは40,000 TSVsを使用して接続され、3.2Gbpsのデータ転送速度を可能にする。
2.5Dは記憶に近い方の論理を持って来、システムのより多くの帯域幅を可能にする。「伝統的に、興味は上限のグラフィックに（インターポーザーのために）あった」、ウォルターNGのUMCの事業開発の副大統領を言った。「今、私達は性能企業の解決のより多くの興味を見ている。私達はまた見ている従来とは違う区域の興味を」。
しかし2.5DはAI、ネットワーキングおよびサーバーのような上限の適用に高く、移管されて。従って企業は2.5Dを越える解決を捜している。高密度のファン・アウトは1つの選択である。ギャップを閉めているが、これに2.5Dより少数のI/Osがある。
3D ICは別の選択を示す。3D-ICは活動的なインターポーザーやTSVsを使用して複数のダイスの建築を含む。考えは記憶の論理か3Dパッケージの論理の論理を積み重ねることである。GlobalFoundries、Intel、サムスン、TSMCおよびUMCはさまざまな形の3D技術を開発している。
3D建築はchipletsと統合することができる。これはパッケージの異なったプロセス ノードとダイスかchipletsを組み合わせるところである。「私達はchipletのアプローチの初期にちょうどある」、Ramune NagisettyをIntelのプロセスそしてプロダクト統合のディレクター言った。「今後数年間、私達はそれが2.5Dおよび3Dタイプの実施で拡大するのを見る。私達は論理および記憶積み重ねおよび論理および論理の積み重ねに拡大するのを見るそれが」。
今日、企業はであり2.5D/3Dパッケージを既存の結合の機構を使用して開発するか、または出荷する。ダイスは積み重なり、結合の技術を使用して接続されて銅のmicrobumpsおよび柱を呼んだ。隆起および柱は異なる装置の間の小さい、速く電気関係を提供する。
最先端のmicrobumps/柱は40μmピッチが付いている小さい構造である。既存の装置を使用して、企業は20μmでまたはその近辺で隆起ピッチを多分量ることができる。それから、企業は新しい技術、即ち銅の雑種の結合を必要とする。
銅の雑種の結合では、破片かウエファーはmetal-to-metal関係に先行している誘電体に誘電体の結束を使用して結ばれる。これは挑戦的なプロセスである。欠陥は最も大きい問題間にある。
その間TSMCは統合された破片（SoIC）のSystemと呼ばれる技術で動作している。雑種の結合を使用して、TSMCのSoICの技術は3Dそっくりの建築を可能にする。「SoIC破片をちょうど見るのように（SoC）統合したが、電気の点ではあらゆる面のSoCのようにし、機械完全性」、はC.H.タング、TSMCからの研究者を言った。
ECTCで、TSMCはSoICの超高度密度版のペーパーを示した。この版は3D TSMCが計算する液浸記憶と呼ぶことを作成するmulti-tier破片の積み重ねを可能にする（ImMC）。ImMCの1つの例では、装置は3つの層を備えることができる。各層に論理および記憶ダイスがある。層は雑種の結合を使用して接続される。
その間、GlobalFoundriesはまた雑種のウエファーの結合で動作し、良ピッチ3Dの建築を可能にする。それはさしせまった5.xnと積み重なることを死ぬ示した--76m-yycピッチ。「より2μmのおよび異なった末端の表面の設計」、は未来の積み重ねより少しにでより良いピッチを観察するダニエル フィッシャー、GlobalFoundriesの主な包装エンジニアを言った。
雑種の結合に行為すべてがない。ECTCで、醸造業者科学は低湿の吸収および高い熱安定性の永久的な接着材料を記述した。材料は高度のウエファーの結合の適用のために使用される。
「現在の仕事で、新しく永久的な付着力の接着材料はMEMSのためにもたらされる、3D集積回路およびウエファー レベルの包装の適用」、シャオ劉、提示の醸造業者科学の年長の研究の化学者を、言った。
醸造用の接着の流れでは、材料はウエファーで回転上塗を施してある。ウエファーは焼ける。別のキャリアのウエファーはウエファーに置かれ、低温で治る。2つのウエファーはそれから結ばれる。
より多くの包装
その間ウエファー スケールの統合を使用して技術をもたらしたときに、AI起動のCerebrasは最近見出しを作った。それは以上1.2兆トランジスターが付いているウエファー レベルの装置である。
ECTCで、TSMCはファン・アウト技術、呼び出し情報に基づいてウエファー スケールのシステム統合のパッケージを示した。技術はInFO_SoW （システム ウエファー）と呼ばれる。「InFO_SoW基質の使用を除去し、キャリアとしてサービングによるPCB自体」、はShu-Rong Chun、TSMCからのペーパーの主執筆者を言った。
その間MITは200mmのウエファー スケールの超伝導の複数の破片モジュール（S-MCM）を記述した。これは次世代の低温学の処理システムのための多数の活動的な超伝導の破片を相互に連結するために使用される。
結論
すべての解決がウエファー スケールの包装を要求しない。しかしはっきり、顧客は高度の包装をより堅い見てみ始めている。
包装により多くの革新がある。挑戦は最もよい価格ポイントで適正包装を見つけることである。ICの基質の生産の最もよい利点の1つは価格、ICの基質PCB板製造のための歓迎された接触Horexsである。（記事はインターネットからある）
