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TSMCを持つ読者の親友は鋳物場巨人が1つのブランド以下2.5Dおよび3D包装プロダクトを- 「3D生地」結合したことを知るべきである。彼らが期待するように、未来の顧客は例機能のためのシステム レベルの密な、異質統合を提供するために両方の選択を「後部」2.5Dの統合と結合された「前陣」3D縦アセンブリ追求する。

厳密には、「3D」高い帯域幅の記憶HBM積み重ねが付いているSoCの2.5D統合は既に結合されたプロダクトである。上で示されているように、TSMCは非常に複雑な異質システムの設計の一部として2.5D CoWoS/情報と3D SoICを結合する地勢学のより豊富な組合せを将来想像している。
研修会の加工技術のデモンストレーションと同じように、実装技術の更新は非常に簡単である-道路地図の成功を示し、ただそこにである私達が次強調する新しい方向を表す複数の特定地域実行することを続ける必要がある。
特定のノートの3D生地プロダクトを支える高度のシステム統合設備のTSMCの投資はあり、完全なアセンブリおよびテスト製造業の機能を提供する。TSMCに従って今年の下半期の生産を始めると、Zhunanの世界の最初に十分に自動化された3D生地の高度の包装の工場は期待される。
高度の包装の焦点なぜ
皆では一貫した理解、TSMCは鋳物場ビジネスで実際に従事している。しかしそれがTSMC、サムスンまた更にIntelであるかどうか新しい世紀に入って、すべての取得は会社の仕事の主要な焦点として包装を進めた。結果。
semiwikiによって報告されるように、ムーアの法律はムーア」の技術統合（サブシステム）解決多くの論理のおよび記憶、アナログ、MEMS、等が統合に代わりとしてに現れたよりの他の多くの適用のためにもはや費用効果が大きくない、特に複数の破片モジュール（MCM）のような異質機能の、およびパッケージの一口のシステム、等「ムーア。但し、これらの方法はまだ非常に顧客特定で、かなりの開発時間および費用を取る。
破片の開発の歴史を、実際見て、高度の包装の概念は長年に渡ってあった。パッケージで異なった、高度の破片を組み立てることによって妥協はチップ デザインを進める1つの方法である。今日、この概念は時々異質統合と言われる。それにもかかわらず、理由を要すること当然高度の包装は上限の、ニッチ指向の適用で主に使用される。
しかしそれはすぐに変わるかもしれない。ICのスケーリングは設計を進める従来の方法であるので、各ノードで異なった破片機能を縮め、単一破片に詰める。但し、ICのスケーリングは多数にとって余りに高くなり、ノードごとの利点は減少している。
計量が新しい設計のための選択の間、企業は高度の包装を含む代わりを、捜している。変わったものが企業が新しい高度の包装タイプか延長既存の技術を開発していることである。
高度の包装の後ろの刺激は変わらない。同じ破片にすべての破片機能を詰め込みなさいよりもむしろ、単一のパッケージにそれらをそれらを統合するために分類すれば。これはコストを削減し、よりよい収穫を提供すると言われる。もう一つの目的は互いの近くの破片を保つことである。多くの高度のパックはプロセッサに近い方の割り当て記憶、より低い潜伏のデータに高速アクセス割り当てることを持って来る。
それは簡単に聞こえるが、ここに少数の挑戦である。また、すべての必要性を満たす誰もパッケージのタイプがある。実際には、破片の顧客はいろいろ選択に直面する。その中:ファン・アウト（およびウエファー レベルの包装の部品は死ぬ統合される）、2.5D/3D （パッケージに互いの上にまたは並んで置かれる破片）および3D-IC:（記憶を記憶の上に積み重ねるか、論理で積み重なるか、または論理的に論理を積み重ねる） 3つの共通の選択はなる。
さらに、企業はまた2.5D/3D技術を支えるChipletsと呼ばれる概念を追求している。考えは図書館でモジュラー破片またはchipletsの選択があることである。それらはパッケージにそして統合され、ダイスにダイスの結合の機構を使用して接続される。
TSMCの側面でムーアの法律を越える統合に経済的な解決を提供するために高度ICの実装技術を開発するために、新しい複数の破片ICの包装の解決のための市場の需要に応じるために、それらはまたOIPパートナーと働いている。
2012年に、TSMCは、Xilinxと共にケイ素 インターポーザーに、最も大きいFPGAをその時に導入し、取付けた並んで4つの同一の28のnm FPGAの破片から成っている。それらはまたによケイ素のvias （TSVs）、これらのブロックを相互に連結するためにmicrobumpsおよび再配分層（RDLs）を開発した。構造に基づいて、TSMCは集積回路の包装の解決CoWoS （破片ウエファー基質）を示した。このブロック ベースのおよびEDA可能にされた実装技術は高性能および強力な設計のための事実上の業界標準になった。
TSMCは2017年に情報（統合されたファン・アウト技術）技術を発表した。それはCoWoSのケイ素 インターポーザーを使用し、それにより単価およびパッケージの高さを取り替えるのに、ポリアミドのフィルムを移動式適用の成功のための両方の重要な規準減らす。TSMCはsmartphonesのための多数の情報設計を出荷した。
TSMCは2019年にシステムオンチップ（SoIC）の技術をもたらした。前陣（すてきな）装置を使うと更に形式要素、結合キャパシタンスおよび力を最小にするために、TSMCは多くの狭いピッチの銅のパッドを使用して非常に正確にそれから圧縮結束の設計一直線に並べ。
これら二つの技術は今日の3D生地に次第に展開した。
2022年の最も最近の更新
実装技術を、TSMCの計画に従って、上で示されているように今2.5Dおよび3Dを持ちなさい。2.5Dを見てみよう。レポートに従って、TSMCに今2つのタイプの2.5D実装技術が- 「破片ウエファー基質」ある（CoWoS:破片ウエファー基質は） 「ファン・アウト」を統合し、（情報:統合されたファン・アウト）。（TSMCによって「第2」として上記のイメージで、ある情報プロダクト表されるノート。）
両方の技術のための主移動は最高のパッケージのサイズの継続的だった拡張より多くのダイスである（およびHBMの積み重ねを）統合するために。例えば、ケイ素 インターポーザー（CoWoS-S）の結合の層を製造することは目的によってが最高のレチクルのサイズの倍数によってインターポーザー サイズを増加することである「ステッチの」多数の石版露出を要求する。
第1をCoWoSを見て、TSMC CoWoSはレポートに従って3つのインターポーザー技術（CoWoSの「ウエファー」）を、提供するために拡大された:
1. CoWoS-S:TSMCに従って、この包装モードで、ケイ素 インターポーザーは既存のケイ素の石版印刷および再分配の層の処理に基づいて、使用される
▪️は以上100つのプロダクト20人以上の顧客に供給された以来の大量生産を2012年のこれまでのところ始めた
▪️インターポーザーは埋め込まれた「堀」のコンデンサーを統合する
▪️ 3xの開発の最高のレチクルのサイズ– SoCsおよび8つのHBM3記憶2つの大きい積み重ねとの設計コンフィギュレーション、およびeDTC1100 （1100nF/mm **支える2）を
2. CoWoS-R:この包装モードではコストを削減するのに、有機性インターポーザーが使用されている
▪️ 6つまでの結合の再分配の層、2um/2um L/S
▪️ 4xのマスク サイズは、55mmX55mmのパッケージの1つのSoCそして2つのHBM2積み重ねを支える;2.1Xマスク サイズは開発、2 SoCsおよび85mmX85mmのパッケージの2HBM2にある
3. CoWoS-L:使用する有機性インターポーザーに挿入される高密度のために小さいケイ素「橋」を相互に連結する隣接した端（0.4um/0.4um L/Sピッチ）の間で死ぬ
▪️ 2Xのレチクルのサイズは6つのHBM2積み重ねとの2つSoCs 2023年を支える）;
▪12のHBM3積み重ね（2024年）を支える開発の️ 4Xのレチクルのサイズ
TSMCはそれらがCoWoSの実施のHBM3結合に必要な物理的コンフィギュレーションのHBMの標準のグループを使用していることを強調した。（積み重ね定義のために、HBM3標準は次を識別するようである:64GB （16の32Gbダイス）への4GB容量（4つの8Gbダイス）;1024ビット シグナル インターフェイス;819GBps帯域幅まで。）CoWoSこれらの次の構成に多数HBM3積み重ねが提供する巨大な記憶容量および帯域幅をある。
さらに、CoWoSの次の設計の高い発電の消費を予想して、TSMCは破片とパッケージ間の改良された熱インターフェイス材料（ティム）を含む適した冷却の解決、と空冷からの液浸の冷却に転移を調査している。
CoWoSを導入した後、情報実装技術を見よう。
この包装の技術が一時的なキャリアの正確な（下向きの）オリエンテーションの後でエポキシの「ウエファー」のダイスを内部に閉じ込めることが理解される。再分配の結合の層は再建されたウエファーの表面に加えられる。パッケージの隆起は再分配の層にそれから直接接続される。
TSMCに従って、会社のパッケージにInFO_PoP、InFO_oSおよびInFO_Bの複数の地勢学がある。
次図に示すように、InFO_PoPは根本的な論理チップとドラムのパッケージの統合に焦点を合わせるパッケージ パッケージ構成を表す。再分配の層に達するドラムの使用情報vias （TIVs）の上のダイスの隆起。

TSMCはInFO_PoPが移動式プラットホームのために主に使用されると、そして2016年にインタビューが、このパッケージの破片の郵送物12億超過したので言った。TSMCに従って、InFO_PoP現在のモードで、ドラムのパッケージはカスタム設計するためにである従ってTSMCでしか製造することができない。これを受けて、TSMCは上のある（LPDDR）ドラムのパッケージを加え、外的な契約製造業者がアセンブリを提供することを可能にするInFO_Bの代わりとなる地勢学を開発している。
InFO_oS （オン基質）はTSVsによって基質に接続される多数のダイスおよび再分配の層およびmicrobumps内部に閉じ込めることができる。
これは5年以上生産にあったで、HPCの顧客に焦点を合わせる技術。技術的詳細から、パッケージに2um/2um L/S.の基質の5つのRDLの層がある。これは基質がより大きいパッケージのサイズ、現在110mm x 110mmを達成するようにする。TSMCに従って、会社は大型の- 130um C4の隆起ピッチを将来提供することを計画する
InFO_Mに関しては、それは付加的な基質+ TSVなしに多数のパッケージのダイスとのInFO_oSおよび再分配の層のための取り替えである（包むTSMCの < 500mm=""> 2.5Dを導入した後私達は彼らの3D包装の世界に入ることができる。その中で3Dパッケージ パッケージの技術は電話した縦に再分配の層およびTIVsと統合されるmicrobumped破片を利用する移動式プラットホームの焦点を持つ情報3Dをある。

示されているように、TSMCにまた「統合された破片のシステムとして」知られている縦ダイス積み重ねられた3D地勢学のパッケージの高度の系列がある（SoICs）。それは非常によいピッチを得るのにダイス間の直接銅の結合を利用する。
TSMCに従って、会社はSoIC 2つのプロダクトを- 「ウエファー ウエファー」（WOW）および「破片ウエファー」持っている（牛）。WOWの地勢学は最適の減結合に深い堀のコンデンサー（DTC）の構造を提供するウエファーで複雑なSoCを死ぬ統合する。より一般的な牛地勢学の積み重ね多数SoCは死ぬ。
SoICアセンブリのために適した加工技術は次テーブルで示されている。

TSMCに従って、会社の3DFabricの設計サポートはまた3Dbloxを含んでいる。上記の3D生地のイメージの右上隅に示すように、TSMCは複雑なシステム パッケージの設計実施を技術を3D SoICおよび2.5D結合することを想像している。

前述のように、この設計流れは非常に複雑で、高度の熱、タイミングおよび（またモデル データ容積を扱うことができる） SI/PIの分析の流れ要求する。これらのシステム レベルの設計の開発を支えるためには、TSMCは3つの主要な設計流れの率先のEDAの製造者と協力した:
これらのの第一号は改善された熱分析のためのきめの粗いプラスのきめの細かい方法の使用を含んでいる。

2番目に、TSMCおよびEDA巨人はまた階層的で静的な時間分析で協力している。単一が抽象モデルによって複数のcorneデータ解析の複雑さを減らすために表されるために死ぬようにしなさい。

最後に、TSMCおよびEDA巨人はまた前陣設計仕切りの愚かな女の子に協力した。2複雑なシステムの前陣設計部分の加速を助けるためにTSMCはまた「3Dblox」と呼ばれるプログラムを実行した。

TSMCに従って、会社の計画の目的は全体の物理的な包装システムをモジュラ コンポーネントに破壊し、次にそれらを統合することである。示されているように、プログラムのモジュールの部門は次のとおりである:隆起/結束、vias、帽子、インターポーザーおよびダイス。
このプログラムによって、これらのモジュールはSoIC、CoWoSまたは情報あらゆる実装技術に統合される。
特定のノートの物理的設計をと完了するのに時間分析を、信号の保全性/力の完全性の分析支えるために、TSMCが3D生地の設計が1つのEDAの売り手用具（可能性としては）別のEDAの売り手プロダクトを使用していろいろなEDA用具を-すなわち、使用することを可能にすることで熱分析動作していることである。
3DbloxはEDAの売り手のデータ モデルとフォーマットの間でインターオペラビリティを運転していてTSMCが次のレベルにSoCsのための「参照流れ」のの概念を、取るようである。3Dblox's全面的な流れの機能はQ3 2022年で利用できる。あるステップこと（予備は、再分配信号の自動旅程情報解放されるべき最初の特徴ついている。）
明らかに、TSMC 2.5Dおよび3D構成の期待された成長が原因で高度の実装技術の開発および（特に）新しい製作所に重く投資している。HBM2/2eからのHBM3記憶積み重ねへの転移はCoWoS 2.5の技術を使用してシステム設計にかなりの性能の利点を持って来る。移動式プラットホームの顧客は情報の複数の破片の設計の多様性を拡大する。3Dおよび2.5D技術を結合する複雑な3DFabric設計の採用は確実に同様に増加し、TSMCの努力仕切るシステムのスピードをあげるために設計要素を「モジュール方式にするための」およびEDAの用具/流れの広い範囲の使用を可能にするための努力にてこ入れする。
実装技術の基礎
TSMCの定義に従って、牛（破片ウエファー）のような技術を積み重ねる前陣破片およびワウ（ウエファー ウエファー）は「SoIC」と一まとめに、統合された破片のすなわち、システム言われる。これらの技術の目的は後部の統合の選択で見られる「隆起」を使用しないでシリコン チップを一緒に積み重ねることである。ここでは、SoICの設計は実際にそれがケイ素の単一部分だったようにケイ素がケイ素の上に置くことができるように接着インターフェイスを作成している。
TSMCの公式の紹介に従って、会社のSoICサービス プラットホームはシステム破片（SoC）から分けられる小さい破片の再統合に革新的な前陣3D inter-chip積み重ねの技術を提供する。最終的な統合された破片はシステム パフォーマンスの点では元のSoCに優っている。それはまた他のシステム機能を統合する柔軟性を提供する。TSMCはSoICサービス プラットホームが雲、ネットワーキングおよび端の塗布の常に増加する計算、帯域幅および潜伏条件を処理することに注意した。それは異なった破片機能、サイズおよび技術ノードを組み合わせるとき優秀な設計柔軟性を提供する牛およびワウの機構を支える。
具体的には、TSMCのSoICの技術は「3Dブロック」に多数のダイスを積み重ねる非常に強力な方法である（別名「3D Chiplets」）。
今日、SoICsは縦に積み重ねられた破片間のスペースの1平方ミリリットルあたり約10,000が可能相互に連結するである。しかし眺めはこれが1平方ミリリットルあたり1，000,000の方の仕事を相互に連結する開発していることである。3D-IC熱狂者はそのような罰金を相互に連結する可能にするIC包装方法を捜し、更に形式要素を減らし、帯域幅の限定を取除き、ダイスの積み重ねの熱管理、およびそれらに、非常に並列システム大きい統合を簡単にする。
TSMCに従って、SoICの利点の1つは熱性能である。但し、SoICのこれらの技術の下げ気味の積み重ねられた設計が互いと共に設計されていなければならないことである。けれども技術的に一連の破片を一緒に接続できる方法でEMIBの仕事のようなmicrobumping技術。牛およびWOWOのようなSoICの技術によって、設計は初めから固定される。
まだ、TSMCは鋭敏機能を積み重ねるSoICの破片を改良するためにである。TSMCの計画に従って、これはマイクロ隆起を使用しないで積み重なるようにするが直接ケイ素の金属の層がシリコン チップとシリコン チップが一直線に並び、結ばれるのでインターポーザーの過去の実施を越えてまたは積み重なる破片行く未来志向の統合のための主要な技術である。
包装のもう一つの比較的単純な解決方法は1個のパッケージの2つのシリコン チップを接続することである。通常、これは多数の関係と2つのシリコンの薄片と、並んでされる。ほとんどへのほとんどの親友はすべての相互に連結されたダイスの下にケイ素の大きい部分を置く、ででありインターポーザー方法PCBのパッケージを通して跡を単に置くより速いルーティング方式。
同様に、もう一つのアプローチは別のものに1つの細目を接続するために死ぬPCBでインターポーザーをちょうど埋め込むことである（これはIntelが埋め込まれた複数のダイスの結合橋かEMIBと呼ぶこと）である。
三番目は直接ダイスにダイスの垂直積み重ねであるが、2つのシリコンの薄片間のmicrobumpsの使用のために、これはの上で述べられるSoICの実施と異なっているそうなったものである- SoICは接着を使用する。下半期のTSMCのプロダクトの事実上すべての実施はmicrobumpsにこれが各破片の後で異なる破片の間のシナリオのよりよい組み合わせを製造されたり、得ないSoICの提供か力の利点密度を可能にするがので、基づいている。
そういうわけでそれは「後区分」の高度のカプセル封入を呼んだ。これはHBMの機能のGPUsがいかに実行されるかである。
多くのHBMはGPUsを持っている1 GPUを死ぬ、完全にインターポーザーの上に置かれた複数のHBMのダイス、可能にした。GPUsおよびHBMsは異なった会社（および別のHBMsによって使用することができる）作られ、ケイ素 インターポーザーは他の所で作ることができる。このケイ素 インターポーザーはインターポーザーは力を消費することをこれが意味するが受動（論理、ちょうどダイスにダイスの旅程を含んでいない）または活発であり破片間のよりよいネットワークの相互連結のためにお好みであれば設計することができる。
TSMCのGPUそっくりのインターポーザー作戦はCoWoS （破片ウエファー基質）と以前呼ばれた。3DFabricの一部として、CoWoSに今実施で分けられる3つの変形がある:

皆がよく知られているをこと標準はSがケイ素 インターポーザーを意味するCoWoS-Sと呼ばれる。CoWoS-Sの限定はインターポーザーのサイズである、終了は通常プロセスか類似した65nm製作に基づいている。インターポーザーが単一シリコンの薄片であるので、私達がchiplet時代に動くので、顧客であるより大きいTSMCを意味する要求同様に製造されなければ、より大きいインターポーザー、それらを製造必要があり、（高い収穫を提供するため）。
従来の破片はレチクルのサイズ、機械の中の基本的な限定、シングル・インスタンスで「」印刷することができる1つの層のサイズによって限られる。レチクル サイズのプロダクトを可能にするためには、TSMCはずっとこれらのプロダクトをより大きくさせるように複数のレチクル サイズのインターポーザー技術を開発している。TSMCの自身の道路地図に基づいて、私達はレチクルより大きいおよそ4倍2023年にCoWoSの実施が期待しプロダクトごとの活動的な論理のケイ素の3000mm2より多くを割り当てる。
情報パッケージは破片が「標準的なSoCの平面図を越える付加的な関係を加えるために」送風するようにする。これは破片の論理区域が小さい場合もある間、すべての必要なピン関係を収容するために破片は論理回路より大きいことを意味する。TSMCは情報を長年にわたり提供したが、3DFabricのサポートと、今内部パッケージの結合性と関連していた異なったタイプの情報を提供する。
TMSCの実装技術はまた同じプロダクトで結合することができる。両方の包む前陣（SoIC）および後部（情報）の実行によって新製品の部門は製造することができる。会社はこのような実物大模型を作った:

それの表面で、TSMCは選択をより包んでいる顧客を今後数年間提供する。この区域の主要な競争相手はある現在のプロダクトおよびずっとある次のプロダクトのFoverosのEMIBそして技術を実行できるIntelのようである。TSMCはより多くのプロジェクトおよび顧客と働くことから寄与する。